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崗位職責(zé)是什么
芯片設(shè)計(jì)工程師是電子科技領(lǐng)域的核心角色，負(fù)責(zé)創(chuàng)建和優(yōu)化用于各種設(shè)備和系統(tǒng)的微處理器。他們的工作涉及到從概念到生產(chǎn)的所有階段，確保芯片的性能、效率和可靠性。
崗位職責(zé)要求
1. 精通數(shù)字和模擬電路理論，熟悉半導(dǎo)體物理原理。
2. 掌握verilog或vhdl等硬件描述語言，能進(jìn)行復(fù)雜的邏輯設(shè)計(jì)。
3. 熟練使用eda工具，如synopsys, cadence等，進(jìn)行邏輯綜合、布局布線等設(shè)計(jì)流程。
4. 具備良好的問題解決能力，能應(yīng)對(duì)設(shè)計(jì)中的挑戰(zhàn)和難題。
5. 對(duì)計(jì)算機(jī)架構(gòu)和系統(tǒng)級(jí)設(shè)計(jì)有深入理解。
6. 擁有良好的團(tuán)隊(duì)協(xié)作精神，能在跨部門項(xiàng)目中有效溝通。
崗位職責(zé)描述
芯片設(shè)計(jì)工程師的工作涵蓋廣泛，包括需求分析、規(guī)格制定、電路設(shè)計(jì)、驗(yàn)證和測(cè)試等多個(gè)環(huán)節(jié)。他們需要根據(jù)項(xiàng)目需求，設(shè)計(jì)出滿足性能、功耗和成本目標(biāo)的集成電路。此外，他們還需與軟件工程師緊密合作，確保芯片與操作系統(tǒng)和其他硬件組件的兼容性。
在設(shè)計(jì)過程中，工程師需進(jìn)行仿真以驗(yàn)證設(shè)計(jì)的正確性，并優(yōu)化設(shè)計(jì)以提高性能。他們還需要編寫詳細(xì)的設(shè)計(jì)文檔，以便后續(xù)的制造和維護(hù)。在項(xiàng)目周期中，他們可能需要與供應(yīng)商、客戶甚至競(jìng)爭(zhēng)對(duì)手交流，以獲取最新的技術(shù)信息和市場(chǎng)動(dòng)態(tài)。
有哪些內(nèi)容
1. 需求分析：理解項(xiàng)目需求，定義芯片功能和性能指標(biāo)。
2. 架構(gòu)設(shè)計(jì)：設(shè)計(jì)電路架構(gòu)，包括處理器核、內(nèi)存單元、i/o接口等。
3. 邏輯設(shè)計(jì)：使用硬件描述語言實(shí)現(xiàn)電路設(shè)計(jì)，進(jìn)行邏輯綜合和優(yōu)化。
4. 驗(yàn)證：通過仿真和模型檢查，確保設(shè)計(jì)符合預(yù)期功能。
5. 物理設(shè)計(jì)：布局布線，考慮工藝限制和功耗管理。
6. 合作與溝通：與團(tuán)隊(duì)成員、其他部門及外部合作伙伴協(xié)調(diào)，確保項(xiàng)目進(jìn)度。
7. 文檔編寫：準(zhǔn)備詳細(xì)的設(shè)計(jì)報(bào)告和技術(shù)手冊(cè)，為生產(chǎn)和維護(hù)提供指導(dǎo)。
8. 持續(xù)改進(jìn)：監(jiān)控芯片性能，識(shí)別潛在問題，進(jìn)行迭代優(yōu)化。
芯片設(shè)計(jì)工程師是科技發(fā)展的關(guān)鍵推動(dòng)者，他們的工作不僅關(guān)乎技術(shù)創(chuàng)新，更影響著電子產(chǎn)品的性能和用戶體驗(yàn)。在這一崗位上，他們需要不斷學(xué)習(xí)新技術(shù)，應(yīng)對(duì)日新月異的市場(chǎng)需求，以創(chuàng)新的解決方案推動(dòng)行業(yè)的進(jìn)步。
芯片設(shè)計(jì)崗位職責(zé)范文
第1篇 ic芯片設(shè)計(jì)工程師崗位職責(zé)
soc ic 芯片設(shè)計(jì)工程師 soc設(shè)計(jì)工程師
職位描述
1. arm soc 架構(gòu)設(shè)計(jì)
2. arm soc 頂層集成
2. arm soc 的模塊設(shè)計(jì)
任職要求must have:
1. 精通 verilog 語言
2. 了解uvm方法學(xué);
3. 2-4年芯片設(shè)計(jì)經(jīng)驗(yàn);
4. 1個(gè)以上的soc 項(xiàng)目設(shè)計(jì)經(jīng)驗(yàn)
5. 精通amba協(xié)議
6. 良好的溝通能力和團(tuán)隊(duì)合作能力
preferred to have:
1. arm 子系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)
2. amba 總線互聯(lián)設(shè)計(jì)
3. ddr3/4, sd/sdio設(shè)計(jì)經(jīng)驗(yàn)
4. uart/spi/iic 設(shè)計(jì)調(diào)試經(jīng)驗(yàn)
5. 芯片集成經(jīng)驗(yàn)
ic設(shè)計(jì)工程師
職位描述
1. 完成基帶算法的邏輯實(shí)現(xiàn)
2. 完成基帶設(shè)計(jì)的驗(yàn)證
3. 配合后端實(shí)現(xiàn)流程要求,提供時(shí)序約束
任職要求must have:
1. 具有一定芯片設(shè)計(jì)經(jīng)驗(yàn)
2. 精通 verilog,c 語言
3.. 了解uvm方法學(xué);
4. 3-4年算法實(shí)現(xiàn)經(jīng)驗(yàn)
5. 良好的溝通能力和團(tuán)隊(duì)合作能力
preferred to have:
1. 通信導(dǎo)航背景
2. 導(dǎo)航基帶設(shè)計(jì)經(jīng)驗(yàn)
soc設(shè)計(jì)工程師
職位描述
1. arm soc 架構(gòu)設(shè)計(jì)
2. arm soc 頂層集成
2. arm soc 的模塊設(shè)計(jì)
任職要求must have:
1. 精通 verilog 語言
2. 了解uvm方法學(xué);
3. 2-4年芯片設(shè)計(jì)經(jīng)驗(yàn);
4. 1個(gè)以上的soc 項(xiàng)目設(shè)計(jì)經(jīng)驗(yàn)
5. 精通amba協(xié)議
6. 良好的溝通能力和團(tuán)隊(duì)合作能力
preferred to have:
1. arm 子系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)
2. amba 總線互聯(lián)設(shè)計(jì)
3. ddr3/4, sd/sdio設(shè)計(jì)經(jīng)驗(yàn)
4. uart/spi/iic 設(shè)計(jì)調(diào)試經(jīng)驗(yàn)
5. 芯片集成經(jīng)驗(yàn)
ic設(shè)計(jì)工程師
職位描述
1. 完成基帶算法的邏輯實(shí)現(xiàn)
2. 完成基帶設(shè)計(jì)的驗(yàn)證
3. 配合后端實(shí)現(xiàn)流程要求,提供時(shí)序約束
任職要求must have:
1. 具有一定芯片設(shè)計(jì)經(jīng)驗(yàn)
2. 精通 verilog,c 語言
3.. 了解uvm方法學(xué);
4. 3-4年算法實(shí)現(xiàn)經(jīng)驗(yàn)
5. 良好的溝通能力和團(tuán)隊(duì)合作能力
preferred to have:
1. 通信導(dǎo)航背景
2. 導(dǎo)航基帶設(shè)計(jì)經(jīng)驗(yàn)
第2篇 芯片設(shè)計(jì)師崗位職責(zé)
芯片前端設(shè)計(jì)師 職責(zé)描述:
負(fù)責(zé)芯片設(shè)計(jì)項(xiàng)目中數(shù)字前端設(shè)計(jì)開發(fā)工作,包括文檔編寫,rtl編碼、形式驗(yàn)證、綜合時(shí)序驗(yàn)證等工作,實(shí)現(xiàn)芯片功能、性能要求等;
任職要求:
1.電子工程,微電子相關(guān)專業(yè)本科及以上學(xué)歷;3年以上前端設(shè)計(jì)開發(fā)工作經(jīng)驗(yàn);
2.熟悉asic設(shè)計(jì)流程,熟練使用verilog,熟練使用各種eda工具,熟悉邏輯綜合工具等;
3.有豐富的頂層設(shè)計(jì)和前端ip集成經(jīng)驗(yàn)優(yōu)先;有算法開發(fā)經(jīng)驗(yàn),可高效的實(shí)現(xiàn)算法到aisc映射者優(yōu)先;
4.熟悉pcie&a_i等協(xié)議,內(nèi)部總線互聯(lián)設(shè)計(jì)及深度學(xué)習(xí)背景者優(yōu)先;
5.具有良好的溝通能力和團(tuán)隊(duì)合作精神。 有豐富的頂層設(shè)計(jì)和前端ip集成經(jīng)驗(yàn)優(yōu)先;有算法開發(fā)經(jīng)驗(yàn),可高效的實(shí)現(xiàn)算法到aisc映射者優(yōu)先; 職責(zé)描述:
負(fù)責(zé)芯片設(shè)計(jì)項(xiàng)目中數(shù)字前端設(shè)計(jì)開發(fā)工作,包括文檔編寫,rtl編碼、形式驗(yàn)證、綜合時(shí)序驗(yàn)證等工作,實(shí)現(xiàn)芯片功能、性能要求等;
任職要求:
1.電子工程,微電子相關(guān)專業(yè)本科及以上學(xué)歷;3年以上前端設(shè)計(jì)開發(fā)工作經(jīng)驗(yàn);
2.熟悉asic設(shè)計(jì)流程,熟練使用verilog,熟練使用各種eda工具,熟悉邏輯綜合工具等;
3.有豐富的頂層設(shè)計(jì)和前端ip集成經(jīng)驗(yàn)優(yōu)先;有算法開發(fā)經(jīng)驗(yàn),可高效的實(shí)現(xiàn)算法到aisc映射者優(yōu)先;
4.熟悉pcie&a_i等協(xié)議,內(nèi)部總線互聯(lián)設(shè)計(jì)及深度學(xué)習(xí)背景者優(yōu)先;
5.具有良好的溝通能力和團(tuán)隊(duì)合作精神。
第3篇 芯片設(shè)計(jì)經(jīng)理崗位職責(zé)
模擬混合芯片設(shè)計(jì) 經(jīng)理 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 模擬混合芯片設(shè)計(jì)經(jīng)理 (歐美公司,有海外出差及工作機(jī)會(huì))
design manager - analog and mi_ signal
location: zhangjiang, shanghai
key areas of responsibilities:
lead analog mi_ed signal ip and chip projects in following areas
? audio circuits
? data converters
? plls and oscillators
? filters and amplifiers
? voltage and current references
? ldos and other power management circuits
? dc/dc converters
? i/os and esd protection
lead analog and mi_ed signal team
? manage analog and mi_ signal group which includes design, verification, layout, and validation
? manage projects with us team either as chip and analog and mi_ signal block lead, and willing to travel when needed (typically 2-3 times per year).
? manage outside suppliers of design services
required skills and attributes:
? bs in electrical engineering, or equivalent
? 7 + years, with 2+ years in a leadership role
? deep knowledge of analog and mi_ signal design flows, analog circuits design, and transistor level layout
? skilled in timing analysis, low power design, and tape-out
? e_perience with hspice and cadence schematic tools
? scripting for data manipulation and presentation such as using perl/tcl/shell
? post-silicon validation e_perience including bench debugging ability
? successful group manager in team building, development, and retention
? successful project management e_perience with effective and proactive interpersonal and communication skills and an ownership mindset
? motivated team player with customer and quality focus
? technical capability to work independently and hands-on as a self-starter
? analytical and persistent in resolving technical issues.
? possess strong work ethics with honesty and integrity
第4篇 芯片設(shè)計(jì)主管崗位職責(zé)
圖形芯片rtl 設(shè)計(jì)主管工程師 成都海光集成電路設(shè)計(jì)有限公司 成都海光集成電路設(shè)計(jì)有限公司,成都海光,海光集成電路,海光 職責(zé)描述:
參與芯片的架構(gòu)設(shè)計(jì),和算法的硬件實(shí)現(xiàn)和優(yōu)化.
– 完成或指導(dǎo)工程師完成模塊級(jí)架構(gòu)和rtl設(shè)計(jì)
– 根據(jù)時(shí)序、面積、性能、功耗要求,優(yōu)化rtl設(shè)計(jì)
– 參與芯片開發(fā)全流程,解決芯片設(shè)計(jì)過程中的技術(shù)問題,確保設(shè)計(jì)、驗(yàn)證、時(shí)序達(dá)成
– 支持軟件、驅(qū)動(dòng)開發(fā)和硅片調(diào)試
任職要求:
電子工程、微電子或相關(guān)專業(yè),本科或碩士6 年以上工作經(jīng)驗(yàn)
– 較強(qiáng)的verilog hdl能力和良好的代碼風(fēng)格, 能夠根據(jù)需求優(yōu)化設(shè)計(jì)
– 熟悉復(fù)雜的數(shù)據(jù)通路與控制通路的邏輯設(shè)計(jì), 有扎實(shí)的時(shí)序、面積、功耗、性能分析能力,較強(qiáng)的調(diào) 試、eco 和硅片調(diào)試能力
– 熟悉前端設(shè)計(jì)各個(gè)流程,包括構(gòu)架、設(shè)計(jì)、和驗(yàn)證,熟悉常用eda 仿真和實(shí)現(xiàn)工具
– 較強(qiáng)的script 能力,比如perl, python, ruby,或相關(guān)語言
– 具備以下任一經(jīng)驗(yàn)者尤佳:熟悉計(jì)算機(jī)體系結(jié)構(gòu)相關(guān)知識(shí)、熟悉cpu 或gpu 軟硬件系統(tǒng)架構(gòu)、熟悉 低功耗設(shè)計(jì)
– 較強(qiáng)的解決問題能力,良好的溝通能力和團(tuán)隊(duì)協(xié)作和領(lǐng)導(dǎo)能力
– 良好的英文文檔閱讀與撰寫能力
responsibility:
– work on chip architecture design, implement and improve algorithm hardware.
– implement or guide junior engineer to code or refine block level rtl
– analysis and improve rtl design for timing, area, performance, and power
– take part in all phase of chip development, resolve technical problem in chip development, make sure design, verification, timing is done correctly
– support software/driver development and silicon debug
requirement:
– ms with at least 6 years e_perience of asic design.
– proficient in verilog hdl with good coding style, can improve design according to requirements
– strong design skill, familiar with datapath and control logic
– demonstrated work e_perience with timing analysis, area and power optimizations, performance analysis, debug ability, ecos, and post-silicon debug
– e_perience with all phases of frontend architecture, design and validation
– e_cellent knowledge of popular eda simulation & implementation tools
– good e_perience in scripting languages like perl, python, ruby, uni_ shell or similar languages.
– any knowledge of below domain is a big plus: computer system architecture and design, cpu or gpu architecture and design, low power design
– strong problem solving, communication skills and good team work spirit
– good english skill of document reading and writing
第5篇 模擬芯片設(shè)計(jì)工程師崗位職責(zé)
模擬混合芯片設(shè)計(jì)工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 our client is global leader leader in analog/mi_ ic.
location: shanghai
responsibilities
·design, and validation of analog interface ics such as data converters (adc/dac), ldo, low noise amplifiers, bandgap, etc...
·design, and validation of high precision and performance, low power analog circuits
·providing technical guidance to layout, application, and validation engineers
·create through specifications, review documents, and follow established design flow to ma_imize first silicon success
requirements & education:
·master and above degree with at least 3 years of e_perience
·e_perienced in designing mi_ed-signal circuits in deep sub-micron processes
·e_perienced in low power, high performance precision analog mi_ed-signal designs including op-amps, comparators, bandgap references, ldos, pgas, audio mi_ers, analog volume controls, and sensor front-ends
第6篇 芯片設(shè)計(jì)崗位職責(zé)
芯片設(shè)計(jì) 主要職責(zé):
負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測(cè))設(shè)計(jì),低功耗設(shè)計(jì)等。
負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
精通tcl或perl腳本語言優(yōu)先。
崗位要求:
1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。 主要職責(zé):
負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測(cè))設(shè)計(jì),低功耗設(shè)計(jì)等。
負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
精通tcl或perl腳本語言優(yōu)先。
崗位要求:
1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。
第7篇 射頻芯片設(shè)計(jì)工程師崗位職責(zé)
射頻芯片設(shè)計(jì)工程師 職責(zé)描述:
1、帶領(lǐng)團(tuán)隊(duì)進(jìn)行無線通信gan doherty 功放芯片開發(fā),全面負(fù)責(zé)團(tuán)隊(duì)的技術(shù)工作;
2、完成公司產(chǎn)品開發(fā)任務(wù),帶領(lǐng)團(tuán)隊(duì)進(jìn)行產(chǎn)品開發(fā)到轉(zhuǎn)產(chǎn)量。
任職要求:
1、碩士及以上學(xué)歷,電磁場(chǎng)與微波技術(shù)、微電子、物理電子、通信相關(guān)專業(yè);
2、具備8年以上通信類gan doherty 功放芯片設(shè)計(jì)經(jīng)驗(yàn);
3、對(duì)電路拓?fù)浣Y(jié)構(gòu)由比較深入的理解;
4、可根據(jù)產(chǎn)品規(guī)格要求,選擇合適的電路及工藝方案,帶領(lǐng)團(tuán)隊(duì)獨(dú)立開展設(shè)計(jì)、調(diào)試等工作;
5、具有通信類gan doherty 功放芯片成功開發(fā)及量產(chǎn)經(jīng)驗(yàn)者,可優(yōu)先考慮。 職責(zé)描述:
1、帶領(lǐng)團(tuán)隊(duì)進(jìn)行無線通信gan doherty 功放芯片開發(fā),全面負(fù)責(zé)團(tuán)隊(duì)的技術(shù)工作;
2、完成公司產(chǎn)品開發(fā)任務(wù),帶領(lǐng)團(tuán)隊(duì)進(jìn)行產(chǎn)品開發(fā)到轉(zhuǎn)產(chǎn)量。
任職要求:
1、碩士及以上學(xué)歷,電磁場(chǎng)與微波技術(shù)、微電子、物理電子、通信相關(guān)專業(yè);
2、具備8年以上通信類gan doherty 功放芯片設(shè)計(jì)經(jīng)驗(yàn);
3、對(duì)電路拓?fù)浣Y(jié)構(gòu)由比較深入的理解;
4、可根據(jù)產(chǎn)品規(guī)格要求,選擇合適的電路及工藝方案,帶領(lǐng)團(tuán)隊(duì)獨(dú)立開展設(shè)計(jì)、調(diào)試等工作;
5、具有通信類gan doherty 功放芯片成功開發(fā)及量產(chǎn)經(jīng)驗(yàn)者,可優(yōu)先考慮。
第8篇 芯片設(shè)計(jì)驗(yàn)證崗位職責(zé)
芯片設(shè)計(jì)驗(yàn)證工程師 杭州國芯科技股份有限公司 杭州國芯科技股份有限公司,nationalchip,國芯科技,杭州國芯,國芯 崗位職責(zé):負(fù)責(zé)芯片的設(shè)計(jì)驗(yàn)證與驗(yàn)證計(jì)劃制定。
任職要求:
1.本科及以上學(xué)歷,電子相關(guān)專業(yè),熟悉ic設(shè)計(jì)與驗(yàn)證技術(shù);
2.熟悉verilog和面向?qū)ο缶幊?有芯片設(shè)計(jì)驗(yàn)證項(xiàng)目經(jīng)驗(yàn)者優(yōu)先;
3.掌握system verilog或熟悉uvm、vmm者優(yōu)先。
第9篇 芯片設(shè)計(jì)工程師崗位職責(zé)
芯片設(shè)計(jì)工程師 主要職責(zé):
1、 負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
2、 參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
3、 參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測(cè))設(shè)計(jì),低功耗設(shè)計(jì)等。
4、 負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
5、 精通tcl或perl腳本語言優(yōu)先。
崗位要求:
1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。 主要職責(zé):
1、 負(fù)責(zé)soc模塊設(shè)計(jì)及rtl實(shí)現(xiàn)。
2、 參與soc芯片的子系統(tǒng)及系統(tǒng)的頂層集成。
3、 參與數(shù)字soc芯片模塊級(jí)的前端實(shí)現(xiàn),包括dc,pt,formality,dft(可測(cè))設(shè)計(jì),低功耗設(shè)計(jì)等。
4、 負(fù)責(zé)數(shù)字電路設(shè)計(jì)相關(guān)的技術(shù)節(jié)點(diǎn)檢查。
5、 精通tcl或perl腳本語言優(yōu)先。
崗位要求:
1、電子工程類、微電子類相關(guān)專業(yè)碩士研究生以上學(xué)歷;5年以上工作經(jīng)驗(yàn),具有成功芯片流片經(jīng)驗(yàn)優(yōu)先;
2、具備較強(qiáng)的溝通能力和團(tuán)隊(duì)合作意識(shí)。
第10篇 asic芯片設(shè)計(jì)崗位職責(zé)
asic design engineer 芯片設(shè)計(jì) 崗位職責(zé)
1. participate in video/ddr/soc ip or top design for all frontend phase
2. specification define
3. rtl implementation
4. analysis and optimization for performance
5. analysis and optimization for power
6. analysis and optimization for timing
7. design flow: lint/synthesis/sta/formal check
8. silicon debugging
任職條件
1. ms with 5+ years of e_perience in asic design
2.e_perience with video/ddr/soc design are highly desirable
3. e_perience with all phases of frontend architecture, design and validation
4. rtl coding, design reviews, syn, cdc, function coverage reviews
5.demonstrated work e_perience with timing analysis, area and power optimizations, performance analysis, debug ability, ecos, and post-silicon debug
6. e_cellent knowledge of verilog and popular eda simulation & implementation tools
7. good e_perience in scripting languages like perl, uni_ shell or similar languages 崗位職責(zé)
1. participate in video/ddr/soc ip or top design for all frontend phase
2. specification define
3. rtl implementation
4. analysis and optimization for performance
5. analysis and optimization for power
6. analysis and optimization for timing
7. design flow: lint/synthesis/sta/formal check
8. silicon debugging
任職條件
1. ms with 5+ years of e_perience in asic design
2.e_perience with video/ddr/soc design are highly desirable
3. e_perience with all phases of frontend architecture, design and validation
4. rtl coding, design reviews, syn, cdc, function coverage reviews
5.demonstrated work e_perience with timing analysis, area and power optimizations, performance analysis, debug ability, ecos, and post-silicon debug
6. e_cellent knowledge of verilog and popular eda simulation & implementation tools
7. good e_perience in scripting languages like perl, uni_ shell or similar languages
第11篇 芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
芯片設(shè)計(jì)驗(yàn)證工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 soc 芯片設(shè)計(jì)驗(yàn)證工程師 asic verification engineer
position: ic design verification engineer, or above level
location: shanghai
responsibilities:
-understanding the e_pected functionality of designs.
-developing testing and regression plans.
-verification with verilog / system verilog / uvm
-setup verification testbench in module level and chip level, define and e_ecute verification plan with full functional coverage.
-designing and developing verification environment.
-running rtl and gate-level simulations/regression.
-code/functional coverage development, analysis and closure.
requirements:
-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.
-system verilog, vmm/ovm/uvm verification methdology.
-industry standard asic design and verification
-masters degree with 5+ years of e_perience
第12篇 數(shù)字芯片設(shè)計(jì)工程師崗位職責(zé)
數(shù)字芯片設(shè)計(jì)工程師 按項(xiàng)目需求,完成ic中數(shù)字控制接口等相關(guān)數(shù)字電路工作的設(shè)計(jì)
1、根據(jù)系統(tǒng)工程師的要求,設(shè)計(jì)相應(yīng)的低速數(shù)字電路通信的接口模塊(i2c,spi,uart等)。
2、根據(jù)系統(tǒng)工程師的要求,設(shè)計(jì)相應(yīng)的寄存器控制模塊,校驗(yàn)算法,狀態(tài)機(jī)。
3、熟悉后端流程,可將驗(yàn)證完的rtl生成相關(guān)數(shù)字電路的gds。
4、完成相關(guān)數(shù)字電路模塊在fpga上的驗(yàn)證,搭建mcu,fpga的驗(yàn)證平臺(tái),參與芯片的數(shù)字部分測(cè)試。
1、全日制本科或以上學(xué)歷,電子、電氣、自動(dòng)化、計(jì)算機(jī)/軟件或相關(guān)專業(yè)。
2、有一定的數(shù)字電路基礎(chǔ),熟悉通用接口協(xié)議,如i2c,spi, uart等;能夠自主完成數(shù)字電路模塊再fpga上的驗(yàn)證。
3、能熟練使用nc verilog, modelsim等數(shù)字rtl設(shè)計(jì)工具,能自主開發(fā)簡(jiǎn)單的控制狀態(tài)機(jī)等數(shù)字模塊。
4、熟悉cadence encounter,primetime等后端工具,若有后端設(shè)計(jì)經(jīng)驗(yàn),優(yōu)先考慮。
按項(xiàng)目需求,完成ic中數(shù)字控制接口等相關(guān)數(shù)字電路工作的設(shè)計(jì)
1、根據(jù)系統(tǒng)工程師的要求,設(shè)計(jì)相應(yīng)的低速數(shù)字電路通信的接口模塊(i2c,spi,uart等)。
2、根據(jù)系統(tǒng)工程師的要求,設(shè)計(jì)相應(yīng)的寄存器控制模塊,校驗(yàn)算法,狀態(tài)機(jī)。
3、熟悉后端流程,可將驗(yàn)證完的rtl生成相關(guān)數(shù)字電路的gds。
4、完成相關(guān)數(shù)字電路模塊在fpga上的驗(yàn)證,搭建mcu,fpga的驗(yàn)證平臺(tái),參與芯片的數(shù)字部分測(cè)試。
1、全日制本科或以上學(xué)歷,電子、電氣、自動(dòng)化、計(jì)算機(jī)/軟件或相關(guān)專業(yè)。
2、有一定的數(shù)字電路基礎(chǔ),熟悉通用接口協(xié)議,如i2c,spi, uart等;能夠自主完成數(shù)字電路模塊再fpga上的驗(yàn)證。
3、能熟練使用nc verilog, modelsim等數(shù)字rtl設(shè)計(jì)工具,能自主開發(fā)簡(jiǎn)單的控制狀態(tài)機(jī)等數(shù)字模塊。
4、熟悉cadence encounter,primetime等后端工具,若有后端設(shè)計(jì)經(jīng)驗(yàn),優(yōu)先考慮。
