ic設(shè)計(jì)崗位要求12篇

第1篇 模擬ic設(shè)計(jì)師崗位職責(zé)任職要求

模擬ic設(shè)計(jì)師崗位職責(zé)

職責(zé)描述:

1、根據(jù)芯片產(chǎn)品需求進(jìn)行頂層及子電路指標(biāo)劃分

2、根據(jù)芯片及模塊性能指標(biāo)，指定芯片仿真策略及方案，完成電路設(shè)計(jì)，驗(yàn)證及性能評(píng)估

3、對(duì)高頻， 高速及高精度模擬電路進(jìn)行設(shè)計(jì)優(yōu)化

4、指導(dǎo)版圖設(shè)計(jì)工程師進(jìn)行版圖設(shè)計(jì)

5、協(xié)同芯片測(cè)試工程師制定測(cè)試方案，進(jìn)行芯片測(cè)試，并對(duì)芯片質(zhì)量問(wèn)題進(jìn)行分析定位并給出解決方案

6、配合fae進(jìn)行芯片的客戶試用

任職要求:

1、3年以上高頻高速接口模擬電路設(shè)計(jì)工作經(jīng)驗(yàn);擅長(zhǎng)drc、drv、adc等模塊設(shè)計(jì);

2、對(duì)工作認(rèn)真負(fù)責(zé)，能適應(yīng)高壓環(huán)境下工作;

模擬ic設(shè)計(jì)師崗位

第2篇 模擬ic設(shè)計(jì)崗位職責(zé)任職要求

模擬ic設(shè)計(jì)崗位職責(zé)

模擬ic設(shè)計(jì) 進(jìn)行模擬電路設(shè)計(jì)、電路仿真、芯片架構(gòu)設(shè)計(jì)、靜電防護(hù)設(shè)計(jì)、版圖設(shè)計(jì)，工藝器件的規(guī)劃研發(fā)支持; 進(jìn)行模擬電路設(shè)計(jì)、電路仿真、芯片架構(gòu)設(shè)計(jì)、靜電防護(hù)設(shè)計(jì)、版圖設(shè)計(jì)，工藝器件的規(guī)劃研發(fā)支持;

模擬ic設(shè)計(jì)崗位

第3篇 高級(jí)asic設(shè)計(jì)經(jīng)理/sr. asic design manager職位描述與崗位職責(zé)任職要求

職位描述：

崗位職責(zé)：

制定isp，視頻編解碼和其它算法硬件實(shí)現(xiàn)的微架構(gòu)

rtl級(jí)asic設(shè)計(jì)，驗(yàn)證和集成

電路綜合，以及基于時(shí)序，面積和功耗的設(shè)計(jì)優(yōu)化

撰寫asic設(shè)計(jì)的相關(guān)文檔

協(xié)同架構(gòu)組、軟件組一起開(kāi)發(fā)調(diào)試fpga或者芯片

管理設(shè)計(jì)團(tuán)隊(duì)，使整個(gè)團(tuán)隊(duì)緊密合作、高效工作

崗位要求：

碩士及以上學(xué)歷，六年以上相關(guān)工作經(jīng)驗(yàn)

精通硬件描述語(yǔ)言(verilog， systemverilog)及腳本語(yǔ)言(perl，shell)

有圖像視頻處理領(lǐng)域相關(guān)經(jīng)驗(yàn)

熟練使用asic設(shè)計(jì)工具，熟悉asic設(shè)計(jì)流程

具有較強(qiáng)的溝通、學(xué)習(xí)和撰寫英文文檔的能力

responsibilities:

develope micro-architecture for isp， video codec and other algorithms

rtl design， verification and integration

synthesis and optimize for timing， area and power

module and top-level documentation

work with architecture and software teams to develop ne_t-generation silicon.

manage the team to let members work closely and efficiently

qualifications:

ms with at least 6 year's equivalent e_perience

fluent with hdl languages(verilog， systemverilog)

e_perience in video codec， isp and so on

familiar with software languages c/c++

familiar with eda tools and cad flow

good documentation and communication skills

第4篇 數(shù)字ic設(shè)計(jì)崗位職責(zé)及職位要求

數(shù)字ic設(shè)計(jì)職位要求

1.本科及以上學(xué)歷，半導(dǎo)體器件物理及微電子設(shè)計(jì)相關(guān)專業(yè)；

2.了解dram或flash電路設(shè)計(jì)，了解先進(jìn)技術(shù)節(jié)點(diǎn)標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)，具有2年以上設(shè)計(jì)等相關(guān)經(jīng)驗(yàn)；

3.了解半導(dǎo)體期間物理和深亞微米cmos工藝，具有2年以上cis接口電路設(shè)計(jì)經(jīng)驗(yàn)；

4.具有dram或flash電路設(shè)計(jì)或cis接口電路相關(guān)設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先；

5.工作認(rèn)真、踏實(shí)負(fù)責(zé)，具有良好的團(tuán)隊(duì)合作精神與目標(biāo)導(dǎo)向意識(shí)；

6.良好的英語(yǔ)聽(tīng)說(shuō)讀寫能力，能與國(guó)外來(lái)訪人員流利溝通；

7.熱情、耐心、敬業(yè)、勤奮，有責(zé)任感，具有良好的心理素質(zhì)和服務(wù)意識(shí)。

數(shù)字ic設(shè)計(jì)崗位職責(zé)

1.數(shù)字崗位：dram或flash電路設(shè)計(jì)，負(fù)責(zé)dram或flash集成電路數(shù)字電路驗(yàn)證，新型dram或flash的設(shè)計(jì)及測(cè)試，高性能dram或flash的設(shè)計(jì)、驗(yàn)證、集成和測(cè)試；

2.數(shù)字崗位：先進(jìn)技術(shù)節(jié)點(diǎn)標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)，dtco設(shè)計(jì)與開(kāi)發(fā)。

第5篇 集成電路ic設(shè)計(jì)工程師崗位職責(zé)、要求以及未來(lái)可以發(fā)展的方向

上班的公交ic卡，atm取錢的銀行卡，樓宇的門卡等等，在現(xiàn)代世界不可或缺，ic設(shè)計(jì)工程師就是一個(gè)從事ic開(kāi)發(fā)的職業(yè)。隨著中國(guó)ic設(shè)計(jì)產(chǎn)業(yè)漸入佳境，越來(lái)越多的工程師加入到這個(gè)新興產(chǎn)業(yè)中。成為ic設(shè)計(jì)工程師所需門檻較高，往往需要有良好的數(shù)字電路系統(tǒng)及嵌入系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)，了解arm體系結(jié)構(gòu)，良好的數(shù)字信號(hào)處理、音視頻處理，圖像處理及有一定的vlsi基礎(chǔ)。

集成電路ic設(shè)計(jì)工程師崗位職責(zé)

1.負(fù)責(zé)數(shù)字電路的規(guī)格定義、rtl代碼編寫、驗(yàn)證、綜合、時(shí)序分析、可測(cè)性設(shè)計(jì)；

2.負(fù)責(zé)進(jìn)行電路設(shè)計(jì)、仿真以及總體布局和修改；

3.制作ic芯片功能說(shuō)明書；

4.負(fù)責(zé)芯片的開(kāi)發(fā)和設(shè)計(jì)工作；

5.負(fù)責(zé)與版圖工程師協(xié)作完成版圖設(shè)計(jì)，提供技術(shù)支持；

6.及時(shí)編寫各種設(shè)計(jì)文檔和標(biāo)準(zhǔn)化資料，實(shí)現(xiàn)資源、經(jīng)驗(yàn)共享。

集成電路ic設(shè)計(jì)工程師崗位要求

1.有扎實(shí)的電路基礎(chǔ)知識(shí)，有一定的集成電路工藝基礎(chǔ)，有較強(qiáng)的電路分析能力；

2.熟悉eda的電路設(shè)計(jì)、版圖設(shè)計(jì)及模擬工具；

3.熟悉模擬集成電路設(shè)計(jì)流程和設(shè)計(jì)方法；

4.熟悉模擬集成電路基本構(gòu)造模塊如adc/dac，pll，bandgap，op-amp，comparator，buffer等；

5.能夠設(shè)計(jì)相應(yīng)的集成電路；

6.具有團(tuán)隊(duì)合作能力，解決問(wèn)題能力強(qiáng)。

集成電路ic設(shè)計(jì)工程師發(fā)展方向

可向以下方向發(fā)展：

1.技術(shù)經(jīng)理

2.電子技術(shù)研發(fā)工程師

3.it項(xiàng)目經(jīng)理

第6篇 staff analog/mi_ed signal design engineer （資深模擬/混合ic設(shè)計(jì)工程師）職位描述與崗位職責(zé)任職要求

職位描述：

崗位職責(zé)：

1）參與制定芯片和模塊的specification

2) 負(fù)責(zé)模擬和混合信號(hào)ic電路的設(shè)計(jì)和仿真

3）負(fù)責(zé)與版圖工程師溝通并完成電路的版圖設(shè)計(jì)

4）制定芯片的測(cè)試計(jì)劃，并在流片后配合芯片測(cè)試

5）負(fù)責(zé)芯片設(shè)計(jì)過(guò)程中相關(guān)設(shè)計(jì)文檔的寫作

6）負(fù)責(zé)與ic foundry公司的溝通

崗位要求：

1）碩士及以上學(xué)歷，五年以上相關(guān)工作經(jīng)驗(yàn)

2）熟悉模擬和混合信號(hào)ic電路的設(shè)計(jì)和仿真（例如pll/ldo/osc等，以及mipi/hdmi/usb等外設(shè)接口的phy）

3）熟悉cmos工藝模擬集成電路設(shè)計(jì)、流片和測(cè)試流程

4）掌握specification， datasheet， test plan， design review等技術(shù)文檔的寫作

5）熟悉linu_ os系統(tǒng)以及cadence spectre， hspice， hsim等設(shè)計(jì)軟件的使用

6）熟悉layout guide，協(xié)助版圖工程師進(jìn)行電路版圖設(shè)計(jì)

7）有良好的英語(yǔ)溝通能力，與美國(guó)和國(guó)內(nèi)工程師共同完成芯片開(kāi)發(fā)

第7篇 高級(jí)asic設(shè)計(jì)工程師/senior asic design engineer職位描述與崗位職責(zé)任職要求

職位描述：

崗位職責(zé)：

制定圖像處理，視頻編解碼和其它算法硬件實(shí)現(xiàn)的微架構(gòu)

rtl級(jí)asic設(shè)計(jì)，驗(yàn)證和集成

電路綜合，以及基于時(shí)序，面積和功耗的設(shè)計(jì)優(yōu)化

撰寫asic設(shè)計(jì)的相關(guān)文檔

協(xié)同架構(gòu)組、軟件組一起開(kāi)發(fā)調(diào)試fpga或者芯片

崗位要求：

碩士及以上學(xué)歷，三年以上相關(guān)工作經(jīng)驗(yàn)

精通硬件描述語(yǔ)言(verilog， systemverilog)及腳本語(yǔ)言(perl，shell)

有圖像視頻處理領(lǐng)域相關(guān)經(jīng)驗(yàn)

熟悉各種amba總線協(xié)議

熟練使用asic設(shè)計(jì)工具，熟悉asic設(shè)計(jì)流程

具有較強(qiáng)的溝通、學(xué)習(xí)和撰寫英文文檔的能力

responsibilities:

develope micro-architecture for isp， video codec and other algorithms

rtl design， verification and integration

synthesis and optimize for timing， area and power

module and top-level documentation

work with architecture and software teams to develop ne_t-generation silicon.

qualifications:

ms with at least 3 year's equivalent e_perience

fluent with hdl languages(verilog， systemverilog)

e_perience in video codec， isp and so on

familiar with software languages c/c++

familiar with eda tools and cad flow

good documentation and communication skills

第8篇 高級(jí)asic設(shè)計(jì)工程師崗位職責(zé)任職要求

高級(jí)asic設(shè)計(jì)工程師崗位職責(zé)

職責(zé)描述:

1. 與架構(gòu)師合作，編寫設(shè)計(jì)文檔。

2. 完成rtl編碼、ut。

3. 協(xié)助驗(yàn)證工作，提升驗(yàn)證覆蓋率，支持fpga測(cè)試。

4. 協(xié)助后端工作，支持sta、formality、dft、ate等各項(xiàng)流程。

任職要求:

1. 5年以上verilog /asic設(shè)計(jì)經(jīng)驗(yàn)。

2. 精通綜合工具和靜態(tài)時(shí)序分析方法。

3. 具有數(shù)據(jù)網(wǎng)絡(luò)二層/三層交換芯片的的經(jīng)驗(yàn)，熟悉網(wǎng)絡(luò)測(cè)試工具和測(cè)試方法。

4. 熟悉tcl或者perl腳本語(yǔ)言。

5. 團(tuán)隊(duì)合作精神。

6. 熟悉dft、scan insertion、ate等。

高級(jí)asic設(shè)計(jì)工程師崗位

第9篇 芯片asic設(shè)計(jì)工程師職位描述與崗位職責(zé)任職要求

職位描述：

工作職責(zé)：

1、為公司芯片提供asic設(shè)計(jì)（pd/dft/dfr/dfm）和工藝開(kāi)發(fā)

2、負(fù)責(zé)芯片asic設(shè)計(jì)平臺(tái)建設(shè)，提高效率；

3、負(fù)責(zé)芯片floorplan規(guī)劃，物理可實(shí)現(xiàn)分析、dft/dfd等可測(cè)性設(shè)計(jì)方案制定、設(shè)計(jì)實(shí)現(xiàn)，仿真驗(yàn)證，sta時(shí)序分析，ate測(cè)試向量交付等。負(fù)責(zé)實(shí)施從netlist到gds2的所有物理設(shè)計(jì)。

4、設(shè)計(jì)過(guò)程數(shù)據(jù)分析、測(cè)試大數(shù)據(jù)分析、良率提升等

任職要求：

業(yè)務(wù)技能要求：

1、熟練掌握深亞微米后端物理設(shè)計(jì)流程，熟練使用數(shù)字芯片物理設(shè)計(jì)/驗(yàn)證工具；

2、熟悉ic dft或ic邏輯設(shè)計(jì)流程，熟練使用 synopsys 或 mentor 的相關(guān)工具。

專業(yè)知識(shí)要求：

1、具備asic設(shè)計(jì)相關(guān)的知識(shí)和能力，對(duì)新工藝有一定了解；

2、或了解后端物理設(shè)計(jì)流程，有數(shù)字芯片物理設(shè)計(jì)/驗(yàn)證工具相關(guān)經(jīng)驗(yàn)；

3、或了解dft或ic邏輯設(shè)計(jì)流程，有eda（synopsys/cadence/ansys/mentor/華大等）工具相關(guān)經(jīng)驗(yàn)

4、或了解python/數(shù)據(jù)庫(kù)/web/tensorflow/ml，具有一定大數(shù)據(jù)分析能力

第10篇 高級(jí)ic設(shè)計(jì)工程師崗位職責(zé)高級(jí)ic設(shè)計(jì)工程師職責(zé)任職要求

高級(jí)ic設(shè)計(jì)工程師崗位職責(zé)

崗位職責(zé)

1.?participate in riscv or deep learning accelerator or other soc ip design for all frontend phase

2.?specification define

3.?rtl implementation

4.?analysis and optimization for performance

5.?analysis and optimization for power

6.?analysis and optimization for timing

7.?design flow: lint/synthesis/sta/formal check

8.?silicon debugging

任職條件

1.?ms with 5+ or 3+ years of e_perience in asic design

2.?e_perience with risc cpu (riscv/mips/arm) related ips design are highly desirable

3.?e_perience with usb/mipi_csi/mipi_dsi or other high speed interface ips design are highly desirable

4.?e_perience with deep learning accelerator related ips design are highly desirable

5.?e_perience with all phases of frontend architecture， design and validation

6.?rtl coding， design reviews， syn， cdc， fev

7.?demonstrated work e_perience with timing analysis， area and power optimizations， performance analysis， debug ability， ecos， and post-silicon debug

8.?e_cellent knowledge of verilog and popular eda simulation & implementation tools

9.?good e_perience in scripting languages like perl， uni_ shell or similar languages

第11篇 集成電路ic設(shè)計(jì)崗位職責(zé)集成電路ic設(shè)計(jì)職責(zé)任職要求

集成電路ic設(shè)計(jì)崗位職責(zé)

集成電路ic設(shè)計(jì)工程師 深圳市紐創(chuàng)信安科技開(kāi)發(fā)有限公司 深圳市紐創(chuàng)信安科技開(kāi)發(fā)有限公司，紐創(chuàng)信安 崗位描述:

能獨(dú)立進(jìn)行數(shù)字ip的設(shè)計(jì)開(kāi)發(fā)工作，按開(kāi)發(fā)流程進(jìn)行模塊開(kāi)發(fā)并按要求輸出:概要設(shè)計(jì)，詳細(xì)設(shè)計(jì)，代碼等工作產(chǎn)物。解決開(kāi)發(fā)過(guò)程出現(xiàn)的相關(guān)問(wèn)題，并能夠?qū)λ惴▽?shí)現(xiàn)進(jìn)行優(yōu)化。

崗位職責(zé):

1、 參與模塊前端設(shè)計(jì)工作，包括ip集成、模塊設(shè)計(jì)、子系統(tǒng)仿真;

2、 負(fù)責(zé)模塊的優(yōu)化，參與制定ip規(guī)格，編寫相關(guān)文檔;

3、 負(fù)責(zé)將開(kāi)發(fā)工作產(chǎn)物(設(shè)計(jì)文檔、代碼等文件)上傳git服務(wù)器;

4、 配合驗(yàn)證人員完成模塊驗(yàn)證;

5、 配合fpga開(kāi)發(fā)人員完成fpga驗(yàn)證;

6、 負(fù)責(zé)與測(cè)試人員和客戶溝通相關(guān)開(kāi)發(fā)需求和功能;

7、 每周提交周報(bào)到經(jīng)理和所在項(xiàng)目的pm和pl;

8、 完成上級(jí)布置的其它工作。

崗位要求:

1、應(yīng)知應(yīng)會(huì):代碼設(shè)計(jì)規(guī)范、代碼編碼規(guī)范、代碼發(fā)布流程

2、專業(yè)技能:

熟練掌握verilog hdl語(yǔ)言;

熟練掌握數(shù)字電路設(shè)計(jì)流程及方法;

對(duì)邏輯綜合、時(shí)序收斂、形式驗(yàn)證等數(shù)字前端設(shè)計(jì)方法有一定了解;

對(duì)fpga實(shí)現(xiàn)有一定的了解;

熟悉perl、python、shell、tcl等腳本語(yǔ)言;

對(duì)密碼算法有一定的了解;

具有一定的技術(shù)文檔編寫能力，能獨(dú)立編制模塊的用戶手冊(cè)、集成手冊(cè)等。

3、工具使用:

熟練使用dc、vcs、verdi等ic設(shè)計(jì)前端eda工具;

熟練使用版本管理軟件(git、svn等);

熟練使用office(word、e_cel、powerpoint)等各種辦公軟件。

4、 具有較強(qiáng)的再學(xué)習(xí)能力;能熟練閱讀英文技術(shù)資料，能進(jìn)行英文書面和口語(yǔ)交流。

5、良好的語(yǔ)言、書面表達(dá)和溝通能力;主動(dòng)性和團(tuán)隊(duì)協(xié)作意識(shí)。

第12篇 senior asic設(shè)計(jì)工程師職位描述與崗位職責(zé)任職要求

職位描述：

主要職責(zé)：

1. 定義相關(guān)ip的微結(jié)構(gòu)

2. 帶領(lǐng)整個(gè)團(tuán)隊(duì)進(jìn)行ip的開(kāi)發(fā)

崗位要求：

1. 碩士學(xué)位及5年以上相關(guān)工作經(jīng)驗(yàn)

2. 熟悉asic芯片前端設(shè)計(jì)的各個(gè)方面，包括但不限于: rtl代碼編寫，綜合，時(shí)許分析，功耗分析和dft等

3. 擁有完整的全流程ip設(shè)計(jì)的經(jīng)驗(yàn)，從初始需求到最終gds

4. 擁有帶領(lǐng)5人以上團(tuán)隊(duì)開(kāi)發(fā)的經(jīng)驗(yàn)

擁有以下經(jīng)驗(yàn)優(yōu)先：

1. 相關(guān)ai芯片設(shè)計(jì)經(jīng)驗(yàn)

2. usb/ddr phy等ip使用經(jīng)驗(yàn)

3. uvm等相關(guān)使用經(jīng)驗(yàn)。